[기디실] Week6. Block Design -> Vitis 실행 순서도

순서도

EXP1. Hello World
Vivado
 - create block design: design_1
 - IP block 추가 (+) 기호: ZYNQ7
 - block diagram (초록창) 설정 변경 (테이블 참고)

          memory part: RE-125 (마지막), Internal Vref check

Clock Delay	0.171	0.172	0.168	0.118
Board Delay	0.333	0.334	0.346	0.358

 - 상단 초록색 바 Designer Assistance available: Run block automation
 - 클락 두 개 연결
 - Validate Design Check
 - source > design_1 > generate output products
 - source > design_1 > create HDL Wrapper
     주의! Copy Generated Wrapper to allow user edits 클릭
 - 모듈 이름 바꾸기: design_1_wrapper -> top
 - generate bitstream (놀다가 오자)
 - File > Export > Export Hardware (.xsa 파일 생성됨)
주의! Include bitstream 클릭

Vistis  
 - vivado > Tools > Launch Vistis IDE
 - workspace 폴더 만들기 (프로젝트 공간에 만드는 것 추천 / 다른 워크스페이스 아닌지 주의)
 - Create Application Project1
 - Create a new platform from hardare (XSA) > top.xsa 찾기
 - Application project name 입력 (편의상 폴더 프로젝트명처럼 project_1)
 - Hello World 기본 템플릿 선택
 - 코드 입맛에 따라 수정, 프로젝트 build 클릭 (망치 버튼)
 - 우측 하단 흰색창(아래 화살표) (4) Command Shell Console 클릭
 - Select Remote Connection > Serial Port > New > Connection name 설정(편의상 폴더 프로젝트명처럼 project_1)
 - 같은 창에서 Serial Port도 적절히 선택 (보드와 연결된 것으로)
 - 좌측 상단 project_1 우클릭 > Run_as > Run Configuration
 - Single Application Debug 더블클릭 (아래에 Debugger_project_1_Default 생김) > Run 실행
 - 우측 하단 모니터 아이콘 버튼 몇 차례하면 project_1 (CONNECTED) 창으로 콘솔 바뀌고, Hello World 뜸
 

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EXP2. Control LED
 - create block design: design_1
 - IP block 추가 (+) 기호: ZYNQ7
 - block diagram (초록창) 설정 변경 

          memory part: RE-125 (마지막), Internal Vref check

Clock Delay	0.171	0.172	0.168	0.118
Board Delay	0.333	0.334	0.346	0.358

(여기까지 EXP1과 동일)
 - 상단 초록색 바 Designer Assistance available: Run block automation
 - IP block 추가 (+) 기호: AXI GPIO
 - AXI GPIO 블록 더블클릭 > Board Interface> leds 4bits 로 바꾸기
 - IP Configuration > Default Tri-State Value > 0xFFFFFFFF 에서 0X00000000 바꾸기
 - 상단 초록색 바 Designer Assitance available -> Run connection Automation
    참고) 컨트롤 z 하면 다시 available Run connection Automation 이 뜬다.
 - Run Connection Automation ->  all click(all automation) -> check leds_4bits
 - Regenrate Layout (둥그런 화살표 기호)
 - Validate Design (네모 안에 체크 표시 기호)
 - Change output port name: -> LED
 - source > design_1 > generate output products
     주의! Address Edition (상단 Diagram, Address Map 옆)가 0x4120_0000인지 체크
 - source > design_1 > create HDL Wrapper
     주의! Copy Generated Wrapper to allow user edits 클릭
 - 모듈 이름 바꾸기: design_1_wrapper -> top
 - Create constraints file: top.xdc 런어스 자료 만들어서 복붙
  - generate bitstream (놀다가 오자)
 - File > Export > Export Hardware (.xsa 파일 생성됨)
주의! Include bitstream 클릭

Vistis 는 동일함, 단 코드만 수정
  volatile unsigned int *led = (volatile unsigned int *) 0x41200000;
  led[0] = 2 + 8;